晶圓製程、封裝，三星都緊追腳步…台積電如何應對？

近幾年來，在晶圓代工（Foundry）市場，三星一直沒有放緩追趕產業龍頭台積電（ 2330-TW ）的腳步，然而，在市佔率方面，三星仍沒有縮小與台積電的差距，後者依然在小幅、穩步提升著。目前，台積電約佔全球晶圓代工市場 56% 的比例，三星則為 17% 左右，三星已經在這一市佔率數字附近徘徊多年，一直難有明顯提升。

在這種情況下，台積電在投資規模、市場影響力、技術先進性、良率等方面依然沒有放鬆，仍在全情投入。不過，三星也沒有喪失信心，特別是藉近兩年全球晶片短缺的東風，三星又祭出了一系列措施，以求在未來幾年有較大發展。

一、三星再發揮效果

近期，三星最大的一個動作就是高層大調整。這是在三星實控人李在鎔出獄後做出的，目標是重振三星集團，發起高層人事部門大換血，破格調整高層，前所未有。其中，三星全面撤換半導體、手機、消費電子三大事業主管，並將手機及消費電子事業合併，此舉透露出三星集團經營重心已轉向半導體，讓投資人信心大增。

特別值得注意的是，有 8 名四十多歲的副社長晉升者，從該公司主力事業半導體事業（DS）部來看，儲存事業部商品企劃組副社長 Young-su Son （ 47 歲）、代工事業部銷售團隊副社長 Seung-cheol Shin （ 48 歲）、美洲總管副社長 Chan-ik Park（ 49 歲）等晉升。

半導體是三星的重中之重，其中，儲存是其傳統優勢業務板塊，而代工是追趕龍頭的中堅力量，也是未來發揮效果的重點，高層年輕化可以提升幹勁兒和活力。

晶圓製造技術

在製程工藝方面，已經量產的最先進節點是 5nm，這方面，三星明顯落後於台積電，特別是在成熟度和良率方面，去年，採用三星 5nm 製程的高通（Qualcomm, QCOM-US）驍龍 888 就出現過熱問題，也輸給台積電 5nm 製程的蘋果（Apple, AAPL-US）A14、M1 晶片效能表現，今年蘋果 A15 晶片效能更遠勝 S888 。

在 4nm 方面，三星宣布 4LPP 將在 2022 年滿足該公司客戶的要求。由於 4LPP 依賴於熟悉的 FinFET，三星的客戶使用此節點將容易得多。

先前，三星將其 4LPE 視為其 7LPP 工藝的進化版的工藝，也許這是因為 4nm 比 5nm 具有非常明顯的 PPAc （功率，性能，面積，成本）優勢，或者因為存在實質性的內部變化（例如，新材料、極紫外光刻的使用率顯著提高等）。據悉，三星在 2021 年同時提高了其 4LPE 和 5LPP 技術的產量，這使其能夠為不同的晶片設計提供不同的 PPAc 優勢。

3nm 方面，三星計劃在 2022 上半年推出 3nm，雖然相較於台積電 3nm 製程同年下半年才會推出，但台積電 7 月法說指出，主要是配合客戶時程。目前，三星晶圓代工主要客戶包括高通、IBM（IBM-US）、顯卡大廠 Nvidia（NVDA-US），以及自家的處理器晶片。

李在鎔 2021年 8 月假釋出獄後，立即宣布未來 3 年投入 240 兆韓元（約 2,050 億美元），鞏固該公司在後疫情時代科技產業的優勢地位，稱該公司的 3nm 製程採用環繞閘極技術（Gate-All-Around, GAA）不會輸給競爭對手、也就是台積電。

三星 3nm 製程研發規劃分為 2 個階段：第一代的 GAA GAE（GAA-Early）與第二代 3nm GAP（GAA-Plus）， 2019 年稱 3nm GAE 製程 2020 年底前展開風險試產，2021 年開始量產，但目前未見蹤影，外界認為將延遲到 2023 年才會量產。三星就算宣稱 3nm 正式流片，預計 2022 年上半年量產，但跟先前 IBM 宣稱推出全球首款 2nm GAA 技術，雖然證實技術的可行性，重點仍在於製程的良率問題，能否脫離實驗室大規模量產。

三星也強調，與 5nm 製程相比，其首顆 3nm 製程 GAA 技術晶片面積將縮小 35%，性能提高 30% 或功耗降低 50%。三星也表示 3nm 製程良率正在逼近 4nm 製程，預計 2022 年推出第一代 3 nm GAE 技術，2023 年推出新一代 3 nm GAP 技術。

在製程工藝方面，三星一直與 IBM 保持著密切的合作。近期，這兩家公司宣布推出了一種創新技術，名為 VTFET，它的凸出特點是允許晶體管在垂直方向上堆疊。不僅有助於縮壓縮 Chiplet（異質晶片整合製程）的尺寸，還能夠使之變得更加強大和高效。

先前的 2D 半導體晶片，都是水平放置在矽表面上的，而電流則沿著水平方向去流動。得益於 3D 垂直設計，新技術將有助於突破摩爾定律的性能限制，以達成更高的能源效率。與目前的 FinFET 相比，VTFET 有望帶來翻倍的性能、以及高達 85% 的效率提升。此外，由於降低了靜電和寄生損耗（SS= 69 / 68 mV/dec 且 DIBL =< 30mV ），VTFET 可望提供出色的工作電壓和驅動電流。

研究人員使用 VTFET 製作了功能性環形振盪器（測試電路）。結果發現，與橫向參考設計相比，新技術可減少 50% 的電容。

不過，三星和 IBM 並沒有給出 VTFET 技術的商業化和量產時間表。

晶片封裝技術

除了製程技術，近期，三星在晶片封裝方面也有創新方案推出。11 月，三星宣布，已與 Amkor Technology 聯合開發出混合基板立方體（H-Cube）技術，這是其最新的 2.5D 封裝解決方案。2.5D 封裝使邏輯晶片或高頻寬記憶體（HBM）能夠以小尺寸放置在矽仲介層的頂部，H-Cube 技術採用混合基板與能夠進行精細凸塊連接的細間距基板和高密度互連（HDI）基板相結合，以實現大尺寸的 2.5D 封裝。

隨著 HPC（高速運算晶片）、AI 和網路應用細分市場對規格的要求不斷增加，隨著安裝在一個封裝中的晶片數量和尺寸的增加或需要高頻寬通訊，大規模封裝變得越來越重要。對於包括仲介層在內的矽晶片的附著和連接，細間距基板是必不可少的，但隨著尺寸的增加，價格會顯著上漲。當集成 6 個或更多 HBM 時，大規模基板的製造難度迅速增加，導致效率下降。三星通過應用混合基板結構解決了這個問題。

通過將連接晶片和基板的焊球間距比傳統焊球間距減少 35%，可以將細間距基板的尺寸最小化，同時在細間距基板下增加 HDI 基板。此外，為了提高 H-Cube 方案的可靠性，三星應用了其專有的訊號/電源完整性分析技術，在堆疊多個邏輯晶片和 HBM 時，可以穩定供電，同時盡可能地地減少訊號損失或失真。

綜觀，三星在高層調整、投資、製程工藝和封裝方面的全情投入，就是要不斷提升其競爭力，以在與台積電的競爭中爭奪主動權。

二、穩健前行的台積電

台積電 2021 年資本支出達到 300 億美元，並擬定了 3 年共 1,000 億美元的投資計劃，其中 80% 將用於先進製程技術研發及產能建設。

在全球擴充產能方面，三星與台積電在競爭，不過，從今年的情況來看，三星似乎處在下風。兩家都將在美國建設新晶圓廠，主要生產 5nm 製程晶片。但在美國以外，台積電更加受追捧，例如，台積電已經與日本政府和索尼（Sony, 6758-JP ）達成協議，將在日本建設 28nm 和 22nm 製程晶圓廠，最近還有消息傳出，德國也在積極地接觸台積電，很希望其在德國建設晶圓廠。

晶片製造技術

製程工藝方面，近兩年，7nm 和 5nm 製程量產的成功與穩定，幫助台積電賺得了更多了大牌客戶訂單，且這些客戶對台積電的依賴度不斷提升，在這方面，三星則略遜一籌。

• 蘋果是台積電的第一大客戶，營收占比 25.93% 遙遙領先其他客戶
• 第二大客戶是台灣的聯發科（ 2454-TW ），他們的訂單營收佔比 5.8%
• AMD 排名第三，近年來與台積電擴大合作，7nm 晶片及明年的 5nm 晶片訂單都是台積電代工（傳 AMD 已是台積電最大的 7nm 客戶）
• 高通排名第四，比例 3.9% ，這主要是高通近年來將驍龍 8 系高端晶片代工交給了三星，減少了在台積電的佔比
• 高通之後是博通、NVIDIA、索尼、STM、ADI 及英特爾（Intel, INTC-US）。據悉，英特爾明年可望用上台積電的 3nm 工藝，比例會提升。

4nm 方面，台積電於 10 月推出了 N4P 製程，做為台積電 5nm 家族的第 3 個主要強化版本，N4P 的效能較原先的 N5 增快 11%，也較 N4 增快 6%。相較於 N5，N4P 的功耗效率提升 22%，晶體管密度增加 6%。同時，N4P 藉由減少光罩層數來降低製程複雜度且改善晶片的生產週期。

據悉，N4P 製程基本上會在 2022 年蘋果新一代 iPhone 所搭載 A16 晶片中採用。供應鏈業者透露，A16 晶片將有架構上大幅更動，採用 N4P 製程可以透過 Chiplet 封裝，再增加晶片的晶體管集積度（Density）、降低成本，更可以提高運算效能及有效降低功耗。外媒 MacRumors 也揭露，iPhone 14 的 A16 晶片將採用 4nm 製程，較前兩代 iPhone 搭載 A14、A15 的 5nm 晶片，尺寸更小，效能提高且更省電。

3nm 方面，台積電仍然採用 FinFET 架構，其技術研發已經完成，台積電近期已開始進行 3nm 測試晶片在 Fab 18B 廠（南科廠）正式下線投片的初期先導生產。

台積電在日前法人說明會中指出，3nm 製程 2021 年進行試產，並預計在 2022 年下半年進入量產，2023 年第一季將會看到明顯營收貢獻。台積電 3nm 預計 2022 年第四季開始擴大投片規模，同時進入產能拉升階段，進度符合預期，屆時台積電將成為業界首家大規模量產 3nm 的半導體廠，以及擁有最大極紫外光（EUV）先進邏輯製程產能的半導體廠。

5G 手機晶片及 HPC 運算晶片會是台積電 3nm 量產第一年的主要投片產品。業界預期，蘋果及英特爾將會是 3nm 量產初期兩大客戶，後續包括 AMD、高通、聯發科、博通、邁威爾等都會在 2023 年開始採用 3nm 生產新一代晶片。

台積電的 3nm 雖然強大，但三星也在緊追不放，且其代工業務一直都有成本優勢，而 3nm 製程的成本更加高昂，這方面三星可能會有更多的操作空間。面對高昂的成本，以及三星的進攻，台積電也在想辦法提升競爭力，特別是要在降低成本方面多花心思。為此，該公司推出了 EUV 持續改善計劃（CIP），在維持摩爾定律進程上，希望減少先進製程EUV光罩使用道數，從而降低成本。

ASML 今年下半年推出的 EUV 光刻機「NXE：3600D」，價格高達 1.4～1.5 億美元，每小時頻寬達 160 片 12 吋晶圓，基於 5nm 製程的 4nm 進行改良，EUV 光罩層大約在 14 層之內，3nm 製程將達 25 層，導致成本暴增，不是所有的客戶都願意採用。透過 CIP，台積電有望降至 20 層，雖然晶片尺寸將略為增加，但是有助於降低生產成本與晶圓代工報價，讓客戶更有意願導入 3nm 製程。

晶片封裝技術

除了製程工藝，台積電在封裝方面也在不斷更新內容。8 月，在  HotChips 33 年度會議期間，該公司介紹了其最先進的封裝技術路線圖，並且展示了為下一代 Chiplet 架構和內處理器設計做好準備的最新第五代的 CoWoS（Chip-on-Wafer-on-Substrate）封裝技術解決方案。

據悉，台積電最新的第五代 CoWoS封裝技術，有望將晶體管數量增加至第三代封裝解決方案的 20 倍。新封裝將增加 3 倍的仲介層面積、8 個 HBM2e 堆棧（容量高達 128 GB）、全新的矽通孔（TSV）解決方案、厚 CU 互連、以及新的 TIM（Lid 封裝）方案。

之後，台積電將升級到第六代 CoWoS 封裝工藝，其特點是能夠集成更多的 Chiplet 和 DRAM 內處理器，預計可在同一封裝內容納多達 8 組 HBM3 內處理器和 2 組 Chiplet。

台積電還將以 Metal Tim 的形式，提供最新的 SoC 散熱解決方案。與初代 Gel Tim 方案相比，Metal Tim 有望將封裝熱阻降低到前者的 0.15 倍。

三、結語

比較一下兩家公司的近況：

三星與台積電的競爭已經持續多年，在全球性晶片短缺，以及產業的變革下，這兩家世界級晶圓代工廠之間的市場爭奪戰會不會更「好看」？值得期待。

《虎嗅網》授權轉載

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